5.1i时序分析器-在自动生成约束中列出失败路径的报告错误地显示所有路径-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i时序分析器-在自动生成约束中列出失败路径的报告错误地显示所有路径

描述

一般描述:

当我在计时分析器中运行自动生成的约束过程时,所有路径都会出现,而不仅仅是包含错误的保持冲突。

解决方案

这个问题固定在最新的5.1i服务包中,可在:

HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新

包含修复的第一服务包是5.1i服务包1。

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