61I HDL BeNeCHER——我只能将值分配给总线的单个位，而不是整个总线。

描述

关键词：HDL Bunter，ABEL，BUS，BIT，SET

紧迫性：标准

一般描述：
当我为ABEL设计创建一个测试台时，一个端口不会显示为总线。HDL Bunter不允许我同时分配整个总线，相反，我只能控制总线的各个位。

解决方案

请务必使用正确的语法在ABEL中声明总线。

例如，而不是声明端口为：

A7…A0引脚；
Nexy变量= [A7/A0]；

应当声明为：

总线（7…0）引脚；
NexyValue= A〔7…0〕；