描述
VHDL/Verilog初始化构造,如XST所识别的下列内容吗?γ
信号A:STDYLogic:=“1”;
A=1’B1;
解决方案
对。欲了解更多信息,请参阅XST用户指南:
HTTP://www. xLimx.COM/SupPo/DooptIs/SWIMANALS/XILIX12124/ISEYNXXSTUSSURL GUIDID.HTM
VHDL/Verilog初始化构造,如XST所识别的下列内容吗?γ
信号A:STDYLogic:=“1”;
A=1’B1;
对。欲了解更多信息,请参阅XST用户指南:
HTTP://www. xLimx.COM/SupPo/DooptIs/SWIMANALS/XILIX12124/ISEYNXXSTUSSURL GUIDID.HTM
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