描述
一般描述：
这个应答记录描述了从V4.0迁移到SPI4.2核心的V5.0所必需的更改。虽然每次尝试都将约束和输入和输出信号保持尽可能一致，但在从V4.0迁移到V5.0时，需要进行某些修改来更新约束和包装文件。
解决方案
-因为附加的信号被添加到PL4内核中，所以必须使用V5.0包装文件——V4.0包装文件不起作用。包装文件被更改为有效地实现流控制，并增加多达256个通道的支持。
– V5.0 NCF文件（PL4SnKyTop.NCF和PL4SRCJTop.NCF）替换V4.0 NCF文件。
– UCF文件必须使用下面的选项A或选项B来更新。
选项A
用来自核心生成器的PL4约束替换UCF文件中的所有PL4约束。（使用V5.0 UCF文件代替V4.0 UCF文件）。
选项B
按照下面的指令迁移现有的PL4 UCF约束，使它们与V5.0兼容：
库约束
注意：下沉限制适用于PL4核心的静态对齐版本。动态对准约束需要类似的修改。
计时
必须对所有时钟约束添加层次结构（STATACALIGION STATATALIGN）。这适用于以下内容：
RDCKLY-DCM0
RDCK00BUFG0
SNKCKYBUFG0
RDCLK180BUFG0（如果使用CKK0/CLK180）
例如：
“P44SnkO-Top0/PL4SnKY-CK0/RDCLKY-DCM0”LOC＝DCMX×Y；
改为
“P44SnkO-Top0/PL4SnKY-CK0/STATICALIGION STATICAGIN，RDCKLY-DCM0”LOC＝DCMX×Y；
同样的层次结构也必须加入到DCM的相移中。注意对DCM相移值的轻微修改。虽然这个值取决于你的板和系统，但它提供了一个合理的起点，假设存在良好匹配的痕迹，RDClk和RDat是边缘对齐的。
例如：
“P44SNKY-Top0/PL4SnKY-CK0/RDCKLY-DCM0”CKOUTUTHOREαSHIFT＝变量；
“P44SNKY-Top0/PL4SnKY-CK0/RDCKLY-DCM0”相移＝64；
改为
“P44SnkO-Top0/PL4SnKY-CK0/STATACALIGION STATICAGIN，RDCKLY-DCM0”CKOutOUTH阶段SHIFT =变量；
“P44SnkO-Top0/PL4SnKY-CK0/STATICALIGION STATICAGIN，RDCKLY-DCM0”相移＝62；
面积约束
参考提供的V5.0 UCF文件中的区域约束，并根据需要更新它们。
块RAM布局
块RAM的分层路径已经改变；除了使用一个更多的块RAM外，V5.0约束替换了V4.0块RAM值。
例如：
英斯特
PL4SnkO-Top0/PL4SnkK-CeE0/PL4SnkFIFO0/PL4A属FIFO0/GRONICICFIFORAM036/RAMGE3636RAMGNE36.GEGRAM36.GyRAM36.O.S.BLOLAM36 36“LOC＝RAMB16X×Y y”；
改为
“PL4SnKYOTop0/PL4SnKY-CORE0/PL4O-SNKSIFO0/PL4OSIFOO-Top0/GuangICIOFIFO-RAM0/BrAMRAMGEN BLOAMRGEN。RAMGE3636RAMGNE36.GEGRAM36.GeRAM36.O.BLOMLAM36”LOC＝“RAMB16X×γY”；
此外，必须为额外的块RAM添加额外的约束，如下所示：
英斯特
PL4SnKY-Top0/PL4O-SNKY-CORE0/PL4A SNKS/FIFO0/PL4SIFOFIO-Top0/GuangICIOFIFO-RAM0/BrAMRAMGEN BLOAMRGEN。RAMGE3636RAMGNE36.GEGRAM36.GANAMR33.3。
更新日历RAM如下：
“P44SnkO-Top0/PL4SnKY-CORE0/PL4I- SNKY-CAL0/MEMYMMEMICALCALAM/BMBKKY-BMBLKBLOCAMRAM”LOC＝“RAMB16X×γy”；
改为
“P44SnkO-Top0/PL4SnKY-CORE0/C1YC1。PL4SnKyCal0/MeMyMe.CalAM/BLOCAMRAM”LOC＝“RAMB16X×γy”；
I/O RPM
注意：下沉I/O约束仅适用于PL4核心的静态对齐版本。
下沉I/O RPM位置层次结构应按如下方式改变：（i）改为“。”）：
“P44SnkO-Top0/PL4SnKyIO0/SNKTDATA GE.SNKTDATA GE.3Y-SNKTDATA MUX”rOrthOx原原素＝x y y；
改为
“P44SNKY-Top0/PL4SnKyIO0/SNKTDATA GEN。SNKTATDATA GEN。3
DDR触发器I/O布局如下改变（注意：对于所有五个DDR触发器约束，此变化是必需的）：
“P44SnkO-Top0/PL4- SNKY-CK0/PL4SnKY-dCMCCTLR0/GeNa DRDR1”UUSET＝PL4SnKYDCMDR1；
改为
“PL4SnKyTop0/PL4SnKY-CK0/STATICALIGION STATICAGIL.PL4YSNKY-DCMCMCTLR0/GEANDDDRDR1”UYSET＝PL4SnKYDCMDR1；
源约束
计时
如果不存在，则添加下面的约束（其中“y*”＝1/4的SysCLKP率）：
NET“TSLKKYGP”TNMYNET=“TSLKKY-GP”；
TimExcel“TSZTCKKYGP”＝周期“TSLKKYGP”μMHz高达50%；
面积约束
参考提供的V5.0 UCF文件中的区域约束，并根据需要更新它们。
块RAM布局
块RAM的分层路径已经改变，如下面的示例所示：
注意：对于所有源侧块RAM，必须重复此操作。
研究了“PL4SRCK-Top0/PL4SRCKIO0/PL4SRCYFIFO0/PL4FIFO/GRONICICFIFORAM036/RAMGE3636RAMGNE36.GEANAM36.GYAMRAM36.
改为
“PL4SRCYTop0/PL4SRCKIO0/PL4SRCIFIFO0/PL4FIFO/GRONICICFIFO-RAM0/BrAMRAMGEN BLOAMRGEN。RAMGE3636RAMGNE36.GEGRAM36.GANAMRAM36.A，BLOLAM36”LOC＝“RAMB16X×γy”；
更新日历RAM如下：
“PL4SRCXOT00/PL4SRCYCORE0/PL4SRCYCAL0/CRTAMAMCRASAMM CAMR/BMBKKY-BMBLKII BLOAM”LOC＝“RAMB16X×γy”；
改为
“PL4SRCXTop0/PL4SRCYCORE0/C1YC1 PL4SRCYCAL0/CRTRAMAMCRASAM.CRAM/BLOAMRAM”LOC＝“RAMB16X×γy”；
I/O RPM
源I/O RPM位置层次结构应按如下方式更改：（“””更改为“。”
“PL4SRCXTop0/PL4SRCYIO0/SRCYRDY。SRCYRDY。2
改为
“PL4SRCXTop0/PL4SRCYIO0/SRCYRDY。SRCYRDY。2。RydHyHyrdyHy.SrCyrRydyHi”rOrthOx原原素＝x y y；
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