LogiRoSIP4.2(POSPHY L4)V5.0-“错误:MAPLIB:32…”当我用PL4内核运行MAP时报告-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogiRoSIP4.2(POSPHY L4)V5.0-“错误:MAPLIB:32…”当我用PL4内核运行MAP时报告

描述

一般描述

当我运行Xilinx实现工具时,映射应用程序会报告以下错误:

“错误:MAPLIB:32 -英制符号

“SPAYAYSPI/PL4SnKY-Top0/PL4O-SNKY-CORE0/C1YC1。(输出信号=SPAYAASPI/PL4SnKY-Top0/PL4Y-SNKY-CORE0/C1YC1,PL4SnKY-CAL0/NY248I I)具有使用连接到修整信号的输入引脚的方程。确保在这个LUT方程中使用的所有引脚都没有被裁剪的信号(请参阅裁剪报告以了解哪些信号被裁剪过)。

“错误:MAPLIB:32 – LUT3符号

“SPAYAYSPI/PL4Y-SNKY-Top0/PL4SnKY-CORE0/C1YC1,PL4Y-SNKY-CAL0/CALY-EQY1. UNI1SnCalimalARLYNEY465”(输出信号=SPAYAYSPI/PL4SnKY-Top0/PL4SnKY-CORE0/C1YC1.PL4SnKY-CAL0/UN1Y-SNKCYNALARLYNY465)具有使用连接到修整信号的输入引脚的方程。确保在这个LUT方程中使用的所有引脚都没有被裁剪的信号(请参阅裁剪报告以了解哪些信号被裁剪过)。

解决方案

这个问题发生在PL4 V5.0网表与V4.0包装文件一起使用时。如果您已经从V4.0迁移到V5.0,则必须使用由核心生成器生成的V5.0包装文件。

请看(赛灵思解答15395)对于从PL4 V4.0迁移到V5.0时所需的额外更改。对于给定版本的SPI4.2内核,请确保您使用的是包装器、UCF和EDIF文件的正确版本。

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