错误：HDL编译器：42。V线XX。非法左手的程序连续分配。

描述

一般描述：

当编译Verilog源文件时，XST会出现以下错误：

“错误：HDL编译器：42和lt；文件& gt。v线XX。程序性连续分配的非法LHS。

解决方案

当信号被声明为寄存器数据类型而不是网络数据类型时，会发生此错误。

当在并发语句中执行连续赋值时，使用Net数据类型（通常是“WORD”）来允许数据立即更新。