描述
关键词：PL4、TSCLK、DCM、UCF、静态、对准、相位、移位、状态、通道
这个应答记录包含关于编辑PL4 UCF文件的指令，使得TSCLK在DCM中被歪斜180度。此应答记录仅适用于ViReX-4和VITEX-5。请参阅最新的SPI4.2用户指南，用于编辑VIETEX-6 MMCMS的相移信息。
为什么这项工作是必要的？
该解决方案是针对一个用户误解了SPI4-2规范的图6.15的情况而提出的。该问题涉及FIFO状态信道定时参数的参考点。规格说明RSTAT的输出应该在RSLK的上升沿改变，并且当它到达源芯的输入时，TSTAT应该在TSClk的上升沿采样，但是应该满足（TS）设置时间和（第）保持时间。因此，必须注意电路板布局，以便满足TS和TH。
然而，如果该板已经以TSATT和TSCLK到达源极核心输入而不存在任何歪斜的方式布置，则可以使用以下工作围绕TSCLK倾斜180度，这应该确保TS和TH满足。
Xilinx PL4接收器内核包含一个选项，使RSLK倾斜180度。（在POS PHY L4GUI中，寻找RSLK的RSTAT改变选项）。Xilinx PL4源核心GUI不包含此选项；因此，建议下面的工作。
解决方案
如果您使用的是SPI4.2版本V6.0或更新版本：
编辑由核心生成器生成的“PL4*WrPr.UCF”文件，不注释这两行
用粗体突出显示：
第二、第二、第二、第二、第二、第二、第二、第二、第四、第二、第二、第二、第二、第二、第二、第二、第二、第二、第二、第三、第二、第二、第二、第二、第三、第三、第二、第二、第二、第三、第二、第三、第二、第二、第三、第二、第二、第三、第四、第二、第二、第二、第四、第四、第二、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第四、第二、第二、第二、第四、第二、第二、第二、第二、第四、第五、第二、第二、第二、第四、第二、第二、第二、第四、第二、第四、第二、第二、第四、第四、第二个阶段，两者都是一致的。γ
TSCLK DCM相移
可以改变TSCLK DCM的相移来改变
TSCLK相对于TSTAT输入的对齐。不评论以下内容
第二节斜交TSCLK输入到180度。
注释：实例名称可能需要修改以反映您的
设计层次和综合工具。
它们分别是
“p44SrcO-Top0/PL4SRCKLK0/TSLCKFultReal.TcCLKY-DCM0”CKOUTOXY相移＝固定；
关于选择TSClk理想相移值的信息，
请参见（赛灵思解答15500）.
“p44SrcO-Top0/PL4SRCKLK0/TSCLKFultReal.TSLKKY-DCM0”相移＝128；
如果您使用的是比V6.0更早的SPI4.2版本，则必须手动将约束添加到UCF中。使用任何文本编辑器，打开由核心生成器生成的“PL4xWraseP.UCF”文件。（这将在您的项目目录中）将以下语句添加到UCF文件的源代码段：
“PL4SRCXTop0/PL4SRCYCLK0/TSLKKY-DCM0”CKOUTOXA阶段SHIFT =固定；
“PL4SRCXTop0/PL4SRCKLK0/TSLKKY-DCM0”相移＝128；
请注意，上面的例子是V5.0 PL4版本。如果使用的是不同版本的核心，则TSCLK DCM的层次结构和实例名称可能会有所不同。（在这个例子中，“PL4SRCXOT00/PL4SRCYCLK0/TSLKKY-DCM0”是TSCLK DCM的层次结构和实例名称。）
已经验证，上述变化导致后注释定时仿真文件的内部TSCLK被歪斜180度。因此，如果TSTAT在进入核心时在TSCLK时钟的上升沿附近变化，TSTAT将在传入TSCLK时钟的下降沿内部采样。
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