5.1i HDL Bun彻-我不能取消选择“时钟选择”的多时钟设计。错误报告:“在重新排序列表后未清除的变量”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i HDL Bun彻-我不能取消选择“时钟选择”的多时钟设计。错误报告:“在重新排序列表后未清除的变量”

描述

关键词:本彻,HDLBencher,倍数,时钟,选择,返回,关联,变量列表,重新排序

紧迫性:标准

一般描述:
我创建一个新的源(测试台波形)并选择多个时钟。在出现的下一个窗口中,我意外地选择一个任意的信号作为时钟。在我选择“Next”之后,我意识到我选择的时钟是不正确的。

即使我可以选择“返回”按钮并取消选择不正确的信号,信号也不会从时钟列表中删除,因此,我不能将信号与正确的时钟相关联。

当我选择“完成”时,系统错误(64)消息报告“在重新排序列表之后未清除的ValabeListListHead”。当我点击“OK”时,另一个系统错误(64)框报告“在重新排序列表之后未清除的VababeListListT尾”。

HDL Bunter然后将不正确的信号列为一个时钟。

解决方案

解决这个问题的唯一办法是关闭HDL班彻,重新开始。

这个问题固定在最新的5.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包1。

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