4.2i ECS-CAN模式引脚和其他配置引脚可用于XC4000设计？

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6年前发布

描述

关键字：模式、PIN、ECS、M0、M1、M2、M1、M1、M2、TDO、TDO、TCK、TMS、特殊、功能、配置、4000、4K、XC400 0E、XC400 0L、XC400 0xL、PAD、I/O、IO、输入、输出、专用

紧迫性：标准

一般描述：
当配置完成时，可以使用多个配置引脚（包括Md0、Md1、Md2、TDO、TDI、TCK和TMS）作为设计输入或输出。（请参阅库指南关于可能使用的信息）。

在4.2i ECS中，不存在允许在标准用户模式下使用配置引脚的焊盘组件。由于这些特殊的焊盘组件在ECS中不可用，在正常操作期间有可能将这些引脚配置为用户I/O吗？

解决方案

一

在ECS中没有选择允许使用这些特殊引脚。但是，您可以通过编辑中间HDL文件（.vHF或.vf）来添加此功能：

首先，将适当的iBF或OBUF放置在使用特殊针的示意网上。

-通过在“设计输入实用程序”中选择进程“查看VHDL功能模型”（或“查看Verilog功能模型”）来创建和查看中间HDL文件。（要编辑文件，请使用文件-gt；打开选项）。

-对该文件进行以下两个更改：

1。将所需端口更改为信号（线）。
2。添加所需的焊盘组件。

下面的两个解决方案呈现“前”和“后”HDL的简单设计实例。

-编辑文件并选择“综合”过程。只要示意图没有改变，中间HDL文件就不会被覆盖。

请注意，PIN位置限制不应用于将信号分配给特殊功能引脚。

二

这个例子说明了一个简单的ECS设计，其中在功能中编辑了两个输入和一个输出。VHDL语言模型使用M0、M1和M2引脚。

编辑前：
VHDL模型由SchematicM120、SCH-WED SEP 04 16:57∶57 2002创建

库IEEE；
库UNISIM；
使用IEEE.STDYLogiCy1164.ALL；
使用IEEE.
使用UNISIM.VCISOTALS；

实体120是
端口（IN1）：在STDYLogic中；
in 2:在STDYLogic中；
in 3:在STDYLogic中；
OUT1：输出STDYLogic；
OUT2:输出STDYLogic；

结束M120；

M120的体系结构示意图
信号A：STDYLogic；
信号B：STDYLogic；
信号C：STDYLogic；

属性FPGA-DONTTHouTou:字符串；
xfxi9的属性fpGA-dottouToul：标签是“true”；
XFXGAI5的属性FPGA-DONTTHouTou:标签是“真”的；
XfxIIH6的属性FPGA-DONTTHouTou:标签是“真”的；
XFXGA7的属性FPGA-DONTTHouTou:标签是“真”的；
XfxIIH8的属性FPGA-DONTTHouTou:标签是“真”的；

开始
XLXII9: AND2端口映射（i0= & gt；b，i1= & gt；a，o＝& gt；c）；
XLXII5: BUF端口映射（I= & Gt；In，O= & Gt；Out2）；
XLXIII6: IGBF端口映射（I＝& gt；IN1，O= & Gt；a）；
XLXIII7: IGBF端口映射（I= & Gt；In2，O= & Gt；B）；
XLXII8: OBUF端口映射（i＝& gt；c，o＝& gt；Out1）；
结束示意图；

编辑后：
由模式引脚Md120、SCH-WED SEP 04 16:57∶57 2002建立的VHDL模型

库IEEE；
库UNISIM；
使用IEEE.STDYLogiCy1164.ALL；
使用IEEE.
使用UNISIM.VCISOTALS；

实体120是
端口（in 3:在STDYLogic中；
OUT2:输出STDYLogic；
结束M120；

M120的体系结构示意图
信号A：STDYLogic；
信号B：STDYLogic；
信号C：STDYLogic；
信号IN1：STDYLogic；
信号输入2: STDYLogic；
信号OUT1：STDYLogic；

U1：MD0端口映射（i＝& gt；IN1）；
U3:Md2端口映射（I= & Gt；In2）；
U5：M1端口映射（O= & Gt；Out1）；

结束示意图；

三

这个例子说明了一个简单的ECS设计，其中在功能中编辑了两个输入和一个输出。Verilog模型使用M0、M1和M2引脚。

编辑前：
//Verilog模型，由示意图M120。SCH-THU SEP 05 09:53:09 2002创建。

时间刻度1ns／1ps

模块M120（IN1，IN2，IN3，OUT1，OUT2）；

输入IN1；
输入输入2；
输入3；
输出OUT1；
输出OUT2；

A线；
线B；
线C；

和2XLXIII9（I.0（B），I1（A），O（C））；
/*SyopSype属性fpGA-DONTTA触摸“true”*/
BUF XLXIII5（I（In 3），O（OUT2））；
/*SyopSype属性fpGA-DONTTA触摸“true”*/
IBF XLXIII6（I（IN1），O（A））；
/*SyopSype属性fpGA-DONTTA触摸“true”*/
IBF XLXIII7（I（In 2），O（B））；
/*SyopSype属性fpGA-DONTTA触摸“true”*/
OBUF XLXIIH8（I（C），O（OUT1））；
/*SyopSype属性fpGA-DONTTA触摸“true”*/
终端模块

编辑后：
//Verilog模型从模型Md120 .SCH-THU SEP 05 09:53:09 2002创建，并对模式引脚进行小编辑

时间刻度1ns／1ps

模块M120（I3，OUT2）；

输入3；
输出OUT2；

A线；
线B；
线C；
线IN1；
线铟；
导线OUT1；

终端模块

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