LogICOR-SIP-4.2（POSS-PHY L4）——用NC Verilog或VCS仿真PL4内核导致不一致行为

描述

当我使用NC Verilog（通过Cadence）或VCS（SyoPySe）仿真POS PHY L4内核时，会出现异常和不一致的行为。行为包括：

-分组被丢弃。

– SnkFFErr被断言。

-在没有SOP的情况下向用户/ FIFO接口发出分组（即，SnkFFSOP被丢弃）。

交换的SNKFFDATA字节。

-在其他训练模式上报告错误。

这个问题可能不限于NC Verilog和VCS。它也可能出现在其他仿真器上。

解决方案

当PL4核心在Verilog被仿真时，可以显示显示上述行为的竞争条件。你可以避免上面的失败不使用以下仿真器开关（选项）：

对于NC Verilog（CADENCE），仿真无：

+Delay-MyDe~分布

+NEGEJTCHKS

对于VCS（SyoPySe），仿真无：

+诺亚指定