12.1时序分析器/约束-外部时钟歪斜没有被正确地报告(DCM不去偏移外部时钟路径)-Xilinx-AMD社区-FPGA CPLD-ChipDebug

12.1时序分析器/约束-外部时钟歪斜没有被正确地报告(DCM不去偏移外部时钟路径)

描述

我正在使用DCM去歪斜我的板,但外部时钟歪斜没有报告正确。

解决方案

DCM时钟之间的时钟偏差是不正确的,因为一个DCM驱动一个外部时钟,另一个只驱动一个内部时钟。

必须使用新的反馈约束来正确计算偏差。

净输出,时钟锁网反馈=3 ns,网络输入,反馈,时钟锁网;

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