当我使用背面注释的PIN位置时,报告了一个错误:“错误:布局:44 -全局时钟XXA(BUFGMUX1P)和XXB(BUFGMUX1S)……不可能路由”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

当我使用背面注释的PIN位置时,报告了一个错误:“错误:布局:44 -全局时钟XXA(BUFGMUX1P)和XXB(BUFGMUX1S)……不可能路由”

描述

关键词:PAR、背面注释、PIN、位置、主、次、对、5.1I

紧迫性:标准

一般描述:
没有PIN锁定,我的实现包含DCMS成功完成。然而,当我尝试使用“后注注销位置”实用程序将PIN锁定到相同位置时,时钟放置器错误地放置DCMS,并且在PAR中报告以下错误:

“错误:布局:44 -全球时钟IRQ2A iBFG/BUFG(BUFGMUX1P)和EGR1BIFFG/BUFG(BUFGMUX1S)被锁定在主/副站点对中。使用全局时钟路由资源,不可能为所有这些时钟路由所有时钟负载。只有一个主/副对时钟通过全局(高驱动/低延迟/低歪斜)路由资源访问任何一个象限。如果这两个时钟在同一象限中驱动时钟输入,则网络将不能使用全局时钟路由资源进行路由。

解决方案

这个问题是固定在61I软件。

还可以通过将DCMS锁定到适当的位置来解决这个问题。

例子:
COMP“UE-DCM1”定位=站点“DCMYX0Y0”级别1;

对于时钟路由规则和限制,参见VIETEX II硬件用户指南,第2章,“使用全局时钟网络”AT:
HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣sIdx.jSP?类别=用户+指南

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