5.1i核心生成器-同步FIFO示意符号包含不可连接的SnIT引脚-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i核心生成器-同步FIFO示意符号包含不可连接的SnIT引脚

描述

一般描述:

在使用ISE 5.1i中的核心生成器来生成同步FIFO之后,我将ECS表上的示意符号包括在内。

在SnIT引脚上,蓝色的蓝色方盒位于端口的错误端,网不与示意图上的SnIT端口连接。

解决方案

您还可以选择符号,使用“编辑符号”命令将蓝色正方形移动到线的另一端,并保存符号。

当返回到Schematic编辑器时,将出现一个描述过时符号的对话框。更新符号,然后将电线连接到引脚。

如果在错误对话框中选择“多& gt;& gt”,您将看到.Sym文件的第31行上的“不在辅助Lattice上的点”错误。在文本编辑器中编辑点.Sym文件,将点“192, 438”改为“192, 480”。

如果保存.Sym,ECS将报告符号过期;更新符号。

在这一点上,你仍然无法连接一根线,但是现在你可以编辑符号并将蓝色正方形移动到PIN线的外面(在研究案例中的底部)。如果您关闭符号并再次更新它,则电线将连接到PIN。

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