由HDL BeNER创建的5.1i HDL Beun-BestBoever用于多个时钟设计，不切换与快速时钟或异步信号相关的输入信号。

描述

关键词：测试台，多个，时钟，切换，异步，周期，停止，频率，议员，测试夹具

紧迫性：标准

一般描述：
如果在HDL BeCHIN中使用“多时钟”选项，可能会产生错误的测试台。如果一个时钟比另一个时钟快，或者如果使用异步信号，则会发生这种情况。这个问题的症状是，与更快的时钟和/或异步信号相关联的输入将停止切换或根本不切换。

如果查看TestField文件（*.tfw用于Verilog流或*.thw用于VHDL流），您将看到适当的时间间隔或等待时间。然而，过渡语句将丢失，如以下示例所示：

开始
———————-
DIN & LT＝运输“1”；
———————-
等待20纳秒；时间＝20纳秒
DIN & LT＝运输“0”；
———————-
等待20纳秒；时间＝40纳秒
DIN & LT＝运输“1”；
———————-
等待10纳秒；时间＝50纳秒
DIN & LT＝运输“0”；
———————-
等待30纳秒；时间＝80纳秒
DIN & LT＝运输“1”；
———————-
等待20纳秒；时间＝100纳秒
DIN & LT＝运输“0”；
———————-
等待20纳秒；时间＝120纳秒
———————-
等待20纳秒；时间＝140纳秒
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等待20纳秒；时间＝160纳秒
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等待41纳秒；时间＝201纳秒
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解决方案

这个问题固定在最新的5.1i服务包中，可在：
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包2。

您还可以通过移动测试台的末端远远超出测试的原始时间来解决这个问题。要做到这一点，要么拖动蓝色的“测试台结束”行到所需的时间，或滚动到所需的时间，右键单击，并选择“TestTestStand的设置结束”。