示意图-未连接总线导致“错误:NET”名称(XX)必须连接到引脚或I/O端口-Xilinx-AMD社区-FPGA CPLD-ChipDebug

示意图-未连接总线导致“错误:NET”名称(XX)必须连接到引脚或I/O端口

描述

当我用一个没有完全连接的总线(所有总线位都有一个驱动器,而不是一个负载)来实现一个ECS示意图时,示意检查报告如下错误:

“错误:Net”NETIONNEX(XX)必须连接到PIN或I/O端口。

此错误报告在每个未连接的位上。

解决方案

在ISE 7.1i或更高版本中,使用总线重命名可以使用部分总线作为I/O端口。

使用总线重命名功能:

1。右键单击示意图中的空空间并选择对象属性。

2。选择总线重命名。

三。选择“仅用于部分总线IO”或“总是”。

4。选择所需的总线重命名格式。

对于内部总线,可以将这些错误消息更改为如下警告:

1。在ECS中,选择Edg->首选项。

2。在“图式编辑器/检查”下,将“考虑无负载网络”和“考虑无驱动网络”字段改为“警告”而不是“错误”。

或者,可以将缓冲器放置在整个总线上。将缓冲组件的输入连接到整个总线,并使缓冲区的输出不连接。

注意:使用BUF组件的迭代实例允许任何大小的缓冲区。若要为5位总线创建缓冲区,请添加BUF组件,并将实例重命名为“My5BBUF(4:0)”。

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