5.1i ECS-在一个示意性检查中,当驱动网络是复杂总线的一部分时,报告“空载”和“无源”错误。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i ECS-在一个示意性检查中,当驱动网络是复杂总线的一部分时,报告“空载”和“无源”错误。

描述

关键词:复合、CAT、级联、复合、总线、ECS、空载、无电源、ISE、WebPACK

紧迫性:标准

一般描述:
当我执行示意检查时,CAT总线或包含“MyBUS(3:0)”总线标记的复杂总线报告“空载”和“无源”错误。

例如,假设一个设计包含两个特定的输入,即“MyBUS(6:0)”和“MyBIT”。一个8位输入引脚由一个称为“MyBUS(6:0),MyBIT”的复杂总线驱动。示意检查会产生下列错误:

“错误:总线MyBUS(6:0)连接到源引脚和/或I/O端口,同时没有负载引脚或I/O端口连接到它。
错误:Net MyBUS(6)连接到负载引脚和/或I/O端口,但没有连接到它的源引脚或I/O端口。
错误:Net MyBUS(5)连接到负载引脚和/或I/O端口,但没有连接到它的源引脚或I/O端口。
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错误:Net MyBUS(0)连接到负载引脚和/或I/O端口,但没有源引脚或I/O端口连接到它。

解决方案

你可以用两种方法解决这个问题:

1。添加一个线段,使用总线名称的任何部分(即MyBUS(1:0))命名它。

2。在ECS中,选择Edg->首选项。在“图式编辑器/检查”下,将“考虑无负载网络”和“考虑无驱动网络”字段改为“警告”而不是“错误”。

然后,当运行原理检查时,警告仍然会出现,但是HDL将被正确地创建并且设计将实现。

注意:如果总线的某些部分故意不加载任何负载,并且您希望避免警告/错误消息,则可以:
1。将BUF元件的输入连接到总线
2。更改BUF的名称以匹配总线大小(即将实名从XLXIY5更改为MYBUF(3:0)以连接到4位总线)

BUF的输出可以挂起。

这个问题固定在最新的5.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包3。

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