5.1i核心生成器工具-当使用二进制计数器与HDL Bunter的测试台时,在输出100 MHz时输出“X”。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i核心生成器工具-当使用二进制计数器与HDL Bunter的测试台时,在输出100 MHz时输出“X”。

描述

当我试图用HDL Bunter创建的测试台运行仿真时,所有的“X”都在输出中报告。当我将输入设置时间和数据有效设置为“1”时,也会出现同样的情况。γ

即使在仿真过程中传播了“X”,MODESIM也不报告任何违规行为。

解决方案

当输入设置时间变为“1”时,该问题发生,并且输出的有效时间也变为“1”-模型不能正确运行并传播“x”s。

为了解决这个问题,改变输入设置时间和输出有效后的时间是“4”。

在未来的软件版本中,该模型将在传播“X”时报告警告。

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