5.1ISP1时序仿真,NGDAnno,VIETEX I/PRO输出的差分信号没有被正确注释。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1ISP1时序仿真,NGDAnno,VIETEX I/PRO输出的差分信号没有被正确注释。

描述

关键词:定时,仿真,NGDAnno,速度文件,差分,LVDS,LVPECL,负,延迟,微分,OUBFTFDS

紧迫性:标准

一般描述:
5.1i Service PACK 1中传递的速度文件的变化导致负延迟被注释到XYO-BUFFTDS:

(细胞类型的xxoBuftds)
(实例XLXII3)
(DELAY
(绝对)
(港口)(240:240:240)(240:240:240)
(T T(240:240:240)(240:240:240))
(Iopthi-Io(- 1512:- 1512:- 1512)(-1512:-1512:-1512))
(Iopth-To(-1512:-1512:-1512)(-1512:-1512:-1512))
(Iopth-I ob(- 1512:- 1512:- 1512)(-1512:-1512:-1512))
(IopaT-OB(- 1512:- 1512:- 1512)(-1512:-1512:-1512))


IOPATH延迟应该是正值。在这种情况下,IOPATH延迟应该是“805”而不是“-1512”。

当遇到负的IOPATH延迟时,许多仿真器将发出错误。大多数仿真器只需将值设置为“0”。这将导致差分输出的延迟比它应该要小得多。在上述情况下,从FF到PAD的总延迟应该是1.920纳秒,但是是1.115纳秒。

解决方案

这个问题固定在最新的5.1i服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包2。

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