5.1i ViTEX II PAR -“错误：布局：249 -自动时钟放置失败……”

描述

关键词：错误：布局：249，自动，时钟，放置

紧迫性：标准

一般描述：
在4.2i软件中成功通过PAR的设计在第4.2阶段期间在5.1i砂板中失败，报告以下错误：

错误：布局：249 -自动时钟放置失败。请尝试分析此设计所需的全局时钟，或者锁定时钟放置或区域定位由时钟驱动的逻辑，使得时钟可以以这样的方式放置，即由它们驱动的所有逻辑可以被路由。时钟放置的主要限制是，对于任何主/副时钟时钟，只有一个时钟输出信号可以进入任何区域。欲了解更多信息，请参阅ViTeX II平台FPGA用户指南（“设计考虑”部分）中的“全局时钟”部分：
HTTP://www. xLimx.COM/XLNX/XWeb/XILIPu外宣SyDePas.jSP？类别= /用户+指南/ FPGA +器件+家庭/ ViTEX I//ILANGANGID＝1

解决方案

此错误通常是由于应用于宏的位置或区域约束的问题，因此它们不能放置在单个时钟区域内。如果宏比任何时钟区域高，它也可以在没有约束的情况下发生。

这个问题将被固定在5.1i服务包3，这将在2002年12月中旬。同时，可以通过设置以下环境变量来解决问题：

个人计算机
设置XILPARPARSKIPPAUTROCKOLD＝1

工作站
StEnV XILYPARSK SkyPaTutoCopLoad 1

如果所有时钟逻辑（BufgMuxs，DCMS）都是LOC，并且所有的时钟域都是区域约束的，那么在同一时钟区域中没有主/次BufGMUX对驱动逻辑，则这项工作仅适用。否则，某些时钟路由可能无法使用全局资源。

时钟区域是象限的子集。时钟区域的数量和大小随部件的大小而变化。数量从4到16不等，大小从8到16 CLB行不等。宽度始终是器件的一半。