5.1i增量设计-进位逻辑在PAR期间不适合区域组时不被包装-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i增量设计-进位逻辑在PAR期间不适合区域组时不被包装

描述

一般描述:

以前,当一个运载链对于一个区域组来说太长时,则将进位链分解,使得设计可以被放置和路由。在最初的5.1i软件版本中,发出错误并且设计不被放置和路由。

解决方案

这个问题固定在最新的5.1i服务包中,可在:

HTTP://Spop.xILIX.COM/XLNX/XILL SWIOUPDATESHOME.JSP
包含修复的第一服务包是5.1i服务包1。

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