5.1i TrCE-4.2i和5.1i软件版本报告相同设计的不同逻辑电平

描述

一般描述：

当我通过4.1i软件运行的5.1i软件运行设计时，5.1i时序报告中报告的逻辑电平是不同的。（下面的图2和3分别是4.2i和5.1i时序报告的例子）。

我没有修改设计——在新的时序报告中逻辑的层次发生了什么？

解决方案

在5.1i软件中，改变了TrCE中数据路径延迟的逻辑电平的算法。时钟输出延迟（TCKO）不再被计算为一个逻辑级别。此外，除非触发器的BEL原语与LUT或MEM相关联，否则不应将触发器的设置（即，TDYCK或Tdxck）作为一个逻辑级别来计算。此外，如果路径经过复位引脚，它将不被计算为逻辑电平。

假设源和数据寄存器之间的逻辑云包含N级逻辑。在版本4.2i中，TrCE算法报告N+ 2级的逻辑用于整个数据路径延迟。在版本5.1i中，TrCE只报告用于整个数据路径延迟的N个逻辑电平。

例如，假设“图1 -时序路径设计示例”中的红色框是逻辑云，它只包含一个逻辑级别（n＝1）。

图1 -时序路径设计实例

在4.2i软件中，逻辑的数据路径延迟电平将报告三个逻辑级（n＋2＝1＋2＝3），如图2—4.2i时序报告中示出的逻辑电平所示：

图2～4.2i时序报告显示逻辑层次

版本5.1i中报告的逻辑的数据路径延迟级别只报告一个逻辑级别，如图3—5.1i时序报告中示出的逻辑级别所示：

图3～5.1I时序报告显示逻辑层次