5.1ISP2步速错误报告在平面图中,当我保存一个设计,但没有给出细节。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1ISP2步速错误报告在平面图中,当我保存一个设计,但没有给出细节。

描述

关键词:步调、错误、平面图、细节、解释、原因

紧迫性:标准

一般描述:
我的步伐设计成功地通过了“检查引脚分配”实用程序;但是,当我保存它时,一条消息报告“在平面图中发现的错误”,但是没有给出其他细节。

解决方案

此问题发生是因为STEP检查区域组约束并发现区域组范围不足。但是,STEP仍然应该写出正确的约束文件,并且设计应该通过NGDBug(平移)过程。

这个问题将被固定在下一个主要的软件版本中。

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