61I ECS -“警告:设计条目:75 -注释(- 80 – 80)是在表外……”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

61I ECS -“警告:设计条目:75 -注释(- 80 – 80)是在表外……”

描述

关键词:ECS,5.1I,项目,航海家,警告,75,设计,进入,纸张,边界

紧迫性:标准。

一般描述:
我将一个设计从4.2i软件迁移到版本5.1i(或以上)。当我编译示意图设计时,出现如下警告:

“释放5.1.02I- SCH2VHDL F.25”
版权所有(C)1995年至2002年Xilinx,公司保留所有权利。
警告:设计条目:75 -注释在(- 80 – 80)在纸张边界之外。
错误:

完成过程“查看VHDL功能模型”。

此警告也出现在Schematic编辑器中,执行“检查Schematic”过程。

解决方案

所报告的点(在上面的例子中,(-80,-80))在片边界之外。如果你缩小,你将能够查看纸张边界。

注:纸张边界内的信息包含所有正点(>0,>0)。

你可以通过以下步骤来解决这个问题:

1。在文本编辑器中打开“*.SCH”文件。
2。寻找指示点,改变或删除它。
三。保存“*.SCH”文件并再次运行编译。

这个过程如下所示:

通过改变点“-80”到正点,你将解决这个问题。

原始代码示例

开始抄表1 7609 5382
长度名称“CM”
Atter GrimSistUnter“4”
弧N – 80 – 80 – 80 – 80 4528 1344 4336 4336 1000
实例xLXIX933.0 2416 R0
实例XLXI98 98 2192 2000 R0

修正代码示例

开始抄表1 7609 5382
长度名称“CM”
Atter GrimSistUnter“4”
弧N 1344 1344 1344 1344 1344 4528 1344 4336 1000
实例xLXIX933.0 2416 R0
实例XLXI98 98 2192 2000 R0

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