5.1ISP2 DRC -“错误：设计规则：620 -块检查：非法RAM16和MULT18X18放置。COMP“…”不能放置在512×36块RAM旁边……-Xilinx-AMD社区-FPGA CPLD-ChipDebug
请登录后发表评论

    没有回复内容

搜索
开启精彩搜索
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
FPGA SOC ARM RISCV IC 开发调试技术交流分享
热门帖子

在手机上浏览此页面