5.1i时序分析器/TrCE-计时AalZZER报告零错误,即使不满足一个约束-Xilinx-AMD社区-FPGA CPLD-ChipDebug

5.1i时序分析器/TrCE-计时AalZZER报告零错误,即使不满足一个约束

描述

一般描述:

当通过时序分析器运行设计时,约束的概要表示没有检测到定时错误。但是,约束所列出的最小时间超过了我所请求的时间。

例如

时序约束:TSYCLK=周期时间GRP“CLK”30 ns高50%;

“414065项分析,0个定时错误检测。

最小周期为33.28 6Ns。

有一个请求的最小周期为30纳秒,并且工具报告的最小周期为33.286纳秒。为什么这不是标记为定时错误?

解决方案

当两个具有不相关周期约束的路径被应用到源和目的寄存器时,即使它们共享相同的时钟信号,也会发生此问题。如果使用TNMyNET约束的典型方式不应用周期约束,则通常会发生这种情况。可以通过确保共享时钟信号的寄存器具有相关约束来解决这个问题。

这些工具已经被修改以对跨时钟域路径进行更详细的检查。

这个问题固定在最新的5.1i服务包中,可在:

HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是5.1i服务包3。

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