61I ViTEX II映射-“错误:包:679 -不能遵守设计约束……”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

61I ViTEX II映射-“错误:包:679 -不能遵守设计约束……”

描述

关键词:错误:包:679,进位,F

紧迫性:标准

一般描述:
由两个MUXCY输入接地的进位链导致与下面类似的包错误:

错误:包:679 -不能遵守设计约束
(MaRONAME=用户/GyEngultGyNealthOp/HOSTIO/RSLT/HSET,RLC= X0Y-13),它需要将以下符号组综合单个切片组件:
LUT符号“用户/GyQualthgGyNalthOp/HOSTIO/RSLT/L.0YU1”(输出信号=
用户/GyQualuthGyNoimthOp/HOSTIO/RSLT/Z0YL)
触发器符号“用户/GyRealthgGyNoimthOp/HOSTIO/RSLT/L.0UU4”(输出信号=
用户/GyRealthgGyNoimthOp/HOXTIO/RESUTTION指针,lt;0 >
LUT符号“用户/GyQualthgGyNalthOp/HOSTIO/RSLT/L.1YU1”(输出信号=
用户/GyQualuthGyNoimthOp/HOSTIO/RSLT/Z1YL)
MuxCy符号“用户/GyQualth-GyRealthOp/HOSTIO/RSLT/L.1YU2”(输出信号=
用户/GyRealthgGyOrthoPix/HOSTIO/RSLt/Cy <2 >
XORY符号“用户/GyQualthgGyNalthOp/HOSTIO/RSLT/L.1YU3”(输出信号=
用户/GyQualuthGyNoimthOp/HOSTIO/RSLT/Z1YS)
触发器符号“用户/GyRealthgGyNoimthOp/HOSTIO/RSLT/L.1YU4”(输出信号=
用户/GyRealthgGyNoimthOp/HOXTIO/RESUTTION指针,lt;1 >
函数生成器用户/ GyRealthGGNORMIGORION/HOSTIO/RSLT/L.0YU1不能放置在F位置,因为输出信号不匹配其他符号对F信号的使用。信号用户/GyQualmithGyRealthOp/HOSITO/RSLT/Z1YL已经使用F。请相应地修正设计约束。

(注意:如果包错误包含“函数发生器ABC不能放置在F位置,因为输出信号不匹配其他符号的F信号的使用”,则该应答记录仅与您的情况很好匹配。信号XYZ已经使用F“.”

解决方案

此错误发生是因为MUXCY被优化为GND,并使用切片资源来源于与打包约束冲突的GND。

可以通过将无剪辑属性应用到进位链中的第一个MUXCY的输出网络来解决问题。以下是UCF约束的示例:

NET“NETIOND”;

这个问题固定在最新的61I服务包中,可在:
HTTP://Spop.xILIX.COM/Sputp/TekSuff/SWI更新
包含修复的第一服务包是61i服务包1。

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