6.3 EDK-“错误:DATA2BRAM:4 -匹配代码段0的匹配地址块”-Xilinx-AMD社区-FPGA CPLD-ChipDebug

6.3 EDK-“错误:DATA2BRAM:4 -匹配代码段0的匹配地址块”

描述

一般描述:

当更新比特流时,发生以下错误:

“初始化比特流的BRAM内容”

用程序信息初始化BrAM.…

错误:DATA2BRAM:4个匹配的代码段块,在“实现/系统BD。BMM”中找不到代码段0。代码段α0占用[0x000 000 000:0x00 00 15fb]

制作:*** [执行/下载.BIT ]错误4

解决方案

平台生成器在设计包含外部存储器控制器时错误地创建BMM文件。BMM文件没有引用外部内存,相反,它只引用内部BRAM。这个错误是因为链接器脚本将代码的一部分放在BRAM中,并且部分地放在DDR中。γ

为了避免这个问题,您必须手动将外部内存的信息添加到BMM文件中。γ

下面的示例说明ML300演示板上的128MB DDR存储器:

地址块块DDRY内存存储器[0x9000900:0x07FFFFFF]

布斯布洛克

TestStay/DDR3/BANG0[31:24]输出=DDR3BANG0.MEM;

TestStay/DDR2/BAN00[23∶16]输出=DDR2BANG0.MEM;

TestStay/DDR1/BANG0[15:8]输出=DDR1BANG0.MEM;

TestStay/DDR0/BANG0[7:0]输出= DDR0BANG0.MEM;

端部阻滞

布斯布洛克

TestStay/DDR3/BANK1[31:24]输出= DDR3BANG1.MEM;

TestStay/DDR2/BANC1[23∶16]输出=DDR2BANG1.MEM;

TestStay/DDR1/BANG1[15:8]输出=DDR1B BANG1.μm;

TestStay/DDR0/BANK[7:0]输出=DDR0B BANG1.μm;

端部阻滞

布斯布洛克

TestStay/DDR3/BANG2[31:24]输出=DDR3BANB2.MEM;

TestStay/DDR2/BANG2[23∶16]输出=DDR2BANG2.MEM;

TestStay/DDR1/BANG2[15:8]输出=DDR1BANB2.MEM;

TestStay/DDR0/BANG2[7:0]输出=DDR0B BANG2.MEM;

端部阻滞

布斯布洛克

测试台/DDR3/BANC3[31:24]输出=DDR3BANB3.ME;

TestStay/DDR2/BANC3[23∶16]输出=DDR2BANG3.MEM;

TestStay/DDR1/BANC3[15:8]输出=DDR1BANB3.ME;

TestStay/DDR0/BANC3[7:0]输出=DDR0B BANG3.MEM;

端部阻滞

端地址块;

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