SSPANT-6 TGSI(S引脚设置到I0/I1输入)-Xilinx-AMD社区-FPGA CPLD-ChipDebug

SSPANT-6 TGSI(S引脚设置到I0/I1输入)

描述

下面的描述来自第40页的(UG38):

选择线几乎可以在任何时间改变,独立于时钟状态或转换。
唯一的例外是在所选时钟输入上的低到高过渡之前的短的设置时间,这可能导致未定义的RUNT脉冲输出。

这里的设置时间是否引用当前选择的时钟或下一个选定的时钟?

解决方案

设置时间适用于传输/边缘,因此它是当前选择的时钟。

对于无用传输,请使用以下内容:

CKKY-SelyType =同步

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