ViVADO IP流-如何确定IP的时间和资源利用率，还没有在设计中实现？

描述

我试图通过自己的设计来实现IP核或子模块，以便分析器件利用率和/或时序。

问题是，子模块比我正在使用的FPGA器件上的I/O引脚具有更多的端口。

因此，我无法实现该模块。

有没有一种方法来实现这个模块，而不会由于I/O引脚限制而导致错误？

解决方案

当PIN的数量不适合于使用的器件时，建议使用IP核的方法是使用脱离上下文（OOC）流。

将“-Objo of Ox上下文”添加为一个额外的综合选项。

然后，您可以得到整个设计的OOC综合和实现，并且可以检查执行结果而不接收错误，因为您已经用完了IOBs。

从TCL控制台：

StIy属性-名称{Pist.SythyDebug .AgS.更多选项} -值{模式OutoOfField}}对象[ GETHORIN CONTRORY1]

在VIVADO IDE中：

在综合过程的选项选项卡（不是属性选项卡）的更多选项字段中输入“-MODER OFF上下文”字符串。

您可以使用TCL命令RePoTyx利用如下：

• RePosiTrime-利用单元子模块
  或
• RePoToRe-利用细胞[ GETSH细胞亚型模块名]