2013.4 ViVADO定时- CealthyCalm命令的不同起始点如何影响计时精度?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

2013.4 ViVADO定时- CealthyCalm命令的不同起始点如何影响计时精度?

描述

在ISE,以下时期的约束是等价的:

  1. “网”时钟“TNMyNET= SysLCK;
    TimeStSysSysCLK=周期“SysLCK”10 ns高50%;
  2. “网”克罗伊布“TNMyNET= SysLCK;
    TimeStSysSysCLK=周期“SysLCK”10 ns高50%;

在Vivado,下面的CealthCythCon约束是等价的吗?

  1. CureTyCale-周期10 -名称CLK -波形{ 0 5 }GETX端口CLK]
  2. CureTyCale-周期10 -名称CLK -波形{ 0 5 }GKEPIN CKLYBIFFBUFGGIN/O]

CealthyCalm命令的不同起始点如何影响时序精度?

解决方案

Figure 1 - Clocking structure example from a clock pad through BUFG
图1 -时钟通过BUFG的结构示例

在Vivado中,这两个约束是不同的,因为它们使用不同的起始点来定义VIVADO IDE所使用的时间零点,当计算松弛方程中使用的时钟延迟和不确定性时。

VIVADO IDE忽略来自位于定义主时钟点的上游的小区的所有时钟树延迟。如果在设计中间定义引脚上的主时钟,则只使用其一部分延迟来进行时序分析。如果该时钟与设计中的其他相关时钟通信,这可能是一个问题,因为时钟之间的偏移和因此松弛的值可能是不准确的。

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