VIVADO -错误：[RealTuffLS-61]由RTL源推断的伪门

描述

当一个脚本运行在包含SypPrimePro综合的黑盒模块的设计中时，运行Link设计命令时会看到以下错误：

错误：从RTL源推断出的[DudiuSu2-61]伪门在结构网表中是无效的[fpTopTop.v：32 ]
错误：[RealTuffLS-1313]包含RTL语句的HDL源不能用于创建结构网表

下面是使用的命令：

Read ValuiLog./Src/Fiel1.v
Read ValuiLog./SRC/Top.v
综合器设计-顶部部分XC7V585 TFFG1761-2 – BUFG 32
Read Idif./Src/Fiel1.EDN
LIKKY设计-XC7V585 TFFG1761-2
optl设计

解决方案

这里的问题是脚本。

由于EDIF文件，使用了Link设计命令，但是RTL项目包含EDIF网表时不需要这样做。

删除Link设计命令删除错误。

下面是修改后的脚本：

Read Idif./Src/Fiel1.EDN
Read ValuiLog./Src/Fiel1.v
Read ValuiLog./SRC/Top.v
综合器设计-顶部部分XC7V585 TFFG1761-2 – BUFG 32
optl设计