ZYQ-7000 SOC:PS SPI控制器文档更新-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ZYQ-7000 SOC:PS SPI控制器文档更新

描述

根据TRM部分175.4,用户在使用MIO时应该使用SS0。

如果现有的设计在使用MIO引脚时不使用SS0,那么需要完成以下操作之一,以确保主模式中SPI的正确操作。

解决方案

通过MIO的SPI:

  • 对于SS0*的MIO必须始终启用。
    如果它不被用作CHIPSECALL,则它需要用上拉的方式绑紧。

SPI槽EMIO:

  • SISN连接到EMIO,并在比特流中绑定高:SsSiNb=1。

    在这种情况下,SPI功能正常:

    • 应启用PS-PL电平移位器
    • PL应该通电并配置
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