PrimEng-在实现的设计的示意图中不能看到插入的BuFiO2。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

PrimEng-在实现的设计的示意图中不能看到插入的BuFiO2。

描述

该工具将BuFiO2(在MAP阶段)插入到iBFDS和DCM之间的网表中,但是这个插入的BUFIO2不能在示意图中看到,也不能在实现的设计的器件视图中看到。

我能在FPGAL编辑器和NETGEN输出(仿真网表)中看到这个BuFiO2。

这是预期的行为吗?

解决方案

这个显示问题是由于逻辑限制到物理数据库,并且是预期的行为。

PrimeLoad工具的示意图是基于逻辑数据库,它不包含由MAP添加的BuFiO2。

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