ViVADO约束-警告:[ VVADOO 12627 ]没有匹配的“XXXX”时钟-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ViVADO约束-警告:[ VVADOO 12627 ]没有匹配的“XXXX”时钟

描述

我正在接收ViVADO设计套件中的如下警告信息:

[ViVADO-12627 ]没有匹配的时钟“CK”。[X.DC:1 ]
[ VIVADO 12626]没有发现时钟。请使用“CealEythClor”或“CuraTyEngEndialPythClice”命令创建时钟。[lt;MultTr.FieleNo.GN..XDC:1 ]

下面是导致这些警告的示例约束:

SETIN输入延迟-时钟[ GETH时钟CLK] -最大值4 [ GETH端口DaIIN ]

除了上述两个警告之外,还有一个关于“SETIN输入延迟”约束的重要警告。

[ViVADO-121388]没有用SETION输入延迟约束找到的有效对象(s),选项“-Calth[GETSycLoCCLK]”。[ XDC:1 ]

解决方案

这些消息表明,在处理该约束时,在“GETSycLoCK”命令中查询的时钟对象是不能找到的。

时钟对象需要在任何其他约束或命令引用之前由“CealEythCalor”或“CuraTyGealPythyLyCalk”定义。

以下是这个问题的可能原因:

1。时钟对象在设计中不存在。

你可以在综合设计或实现的设计中运行“报告时钟”来检查时钟是否被定义。

如果时钟没有列出“报告时钟”:

  • 加上“CealEythCalor”或“CuraTyGyEngEngEythCalm”来定义时钟。
  • 如果你已经有了“CytEythCalor”或“CuraTyEngEndialPyLoCalk”这个时钟,检查警告或关键警告消息,看看是否由于任何语法或使用错误而忽略了约束,或者被另一个约束重写。
    这方面的一个例子可以在(赛灵思解答53805).
2。时钟对象存在于综合或实现的设计中,但在处理该约束之后定义。
  • 如果“RealPosithCox”返回这个时钟对象,并且约束可以在TCL控制台中在综合或实现的设计中成功执行,那么这是一个约束处理顺序问题。
    您需要确保在所讨论的约束之前处理“CureTyLyCalor”或“CuraTyGyEngulySythCalk”约束。
    您可以运行“RePosixCielixOrth-Orthor”命令来检查约束文件的处理顺序。
    如果不期望该顺序,则设置约束文件的PurrestyOrthOrthPosiy属性来调整它。
有关处理订单的更多信息,请参考(UG903)VIVADO设计套件用户指南:使用约束.

HTTP://www. xLimx.COM/Spopt/DooptIs/SWIMANALS/XILIX2014Y4/UG903-VIVADO-USENEN约束。

有关“RealPosithCox”或“RePrimeCopyILO订单”的更多信息,请参阅(UG835)VVADO设计套件TCL命令参考指南.

HTTP://www. xLimx.COM/Spopt/DooptIs/SWIMANALS/XILIX2014Y4/UG835-VIVADO-TCL命令

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