ViVADO仿真：如何使用SyopopsVCS编译ViVADO中的库并执行仿真

xilinx_wiki

6年前发布

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描述

在VIVADO设计套件中，仿真库和模型已经从ISE改变。

如何在ViVADO中进行VCS仿真？

解决方案

概述：

VCS提供了两种引用Xilinx模型库的方法，用于函数级和门级仿真：预编译和动态。

注：

Vivado库参考文献的方法已由ISE改变。音符的变化是：

UNISIM库现在包含了功能和时序仿真模型。
一个参数西尔木定时现在指示UNISIM模型是功能性的还是定时的。
在传统的器件功能和时序仿真组件模型中已经包含了一个重目标库。
VIVADO仿真不需要XILIXXCORIELB。如果存在基于ISE的传统IP，则可以包括它。
AXI BFM是基于许可证的，并且需要一个单独的编译步骤，如果在该设计中得到许可和使用。
VIVADO物理库目录路径从ISE位置改变（逻辑库相同）。

有关更多信息，请参见VIVADO设计套件用户指南逻辑仿真（UG900）。

Verilog函数仿真的动态库编译

使用VCS的功能仿真命令

VCC-Y-Xilin xViVADO/DATA／Verilog／SRC/UnISIMS

ε-γ-yx$xilin xViVADO/DATA/Verilog／SRC/UnimaCrO

ε-γ-yx$ Xilin xViVADO/DATA/Verilog／SRC/ReAlgEnter

ε-γ-yx$xilin xViVADO/IDSYLIT/ISE／Verilog／SRC/Xilin X-CeriLB

γ-F $ xILIXX-VIVADO/DATA／SECURIP/SECURIPIPL细胞。

γ-F $ xILIXX-VIVADO/DATA／SECURIP/AXIIMA-BFM/AXIX-BFMYL.

{＋＋＋〕＋xilin xViVADO/Verilog／Src+LiBeX+

[XiLnx-ViVADO/Verilog／SRC/GLBL.V.S]

ViLoG01Ext+.VP- LCA-MUPDAT-R<；TestField>；<；V<；设计>；v。

VCS选项注释

Y-ε：包含子目录

– f（x）包含文件列表

r~（x）：编译后自动更新可执行仿真

+ VeriloG21EXT+.VPα：声明SeCURIP应作为Verilog 2001语法

-LCA，γ，α，α，α，α，α，α，α，π，α，α，α，α，α，α，α，α，α，α，α，α，α，β
-MUXOX-Y.Y.Y.Y.Y.Y.Y.Y.Y.Y.Y.*：

库笔记：

UnIsIs~（Ⅱ）：Xilinx本原函数模型

UnimaRoC.[{：大型图元的宏模型

ReaveTease[1]：面向旧体系结构的UNISIM/SIMPRIMM Real目标库

XILNXX-CORIELB（Ⅱ）：ISE遗留IP模型

列表：包含安全IP组件的列表

AXIIB BFMYCELL .列表{：可选加密的AXI BFM模型（需要许可证）

Verilog时序仿真的动态库编译

时序仿真是一个由三个步骤组成的过程：

生成仿真网表（TimeSIM .V生成）
将时序信息注释到网表（SDF文件生成）
利用VCS对时序网表和SDF进行分析、阐述和仿真

VIVADO中的定时网表/ SDF生成：

WrimeVeliOG-模式TimeSIM SDFX文件SDF.V
WrdIsSDF <sdfx文件&< blockquote=””>

VCS中的时序仿真命令

VCs+COMPSDF-Y$XILIXX-VIVADO/DATAB/Verilog／SRC/UnISIMS

XiLIXX-VIVADO/DATA／Verilog／SRC/GLBL

γ-F $ xILIXX-VIVADO/DATA／SECURIPI/SeCURIPIOCL。

γ＋LBEXT+V+运移-延迟+脉冲0 /脉冲+ 0／π

{ -MUPDAT-R <；TestField>；<；V<；SimthNETList>；v。

VCS选项注释：

γ-y~（^）：包含库子目录

+ + COMPSDF：编译SDF文件并将注释信息反馈回设计

γ-MUpjix:使增量编译成为可能

库笔记：

YuniSmith*：Xilinx原始功能/时序模型

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