在导出约束时不保存通配符模式-Xilinx-AMD社区-FPGA CPLD-ChipDebug

在导出约束时不保存通配符模式

描述

在PrimeLoad工具中,我打开了综合的设计并在TCL控制台中执行以下命令:

设计实例“CPU(综合))

%CeRATEY pBug PB1
%AdjyCysSoToPbPb1 [ GETHYLL细胞UBStudio0/U4/BUF1*]
%WrdEXXXOUT XDC
%SAVEY设计

对于新的UCF语法,我得到以下内容:

“UBStudio0/U4/BUF1Y31”区域A=“PB1”;
NST“UBStudio0/U4/BUF130”区域A=“PB1”;
NST“UBStudio0/U4/BUF129”区域组=“PB1”;

但是,我希望得到如下一行:

“UBStudio0/U4/BUF1*”区域组=“PB1”;

为什么我的通配符没有保存?

解决方案

PrimeLoad工具不支持UCF的通配符操作。

在PrimeIn 14.1和以后,以及VIVADO工具中,通配符模式可以被保存以覆盖XDC中的pBug赋值。

此外,参见(赛灵思解答47831).

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