Auxx通道上的噪声导致核心AUX状态机挂起-Xilinx-AMD社区-FPGA CPLD-ChipDebug

Auxx通道上的噪声导致核心AUX状态机挂起

描述

版本发现V3.2
版本解析和其他已知问题(赛灵思解答33258)为ISE和(赛灵思解答54522)用于ViVADO 2013.1或更高版本。

在加电期间,有可能在差端的P/N AUX信道输入端,在差分缓冲器的输出端会有一些颤振。这种聊天可能会导致DePalPosiAux通道状态机挂起,因为它被当作有效数据。

这种颤振不应超过0.4~0.6个单位间隔,这是由VESA规范定义的范围,被认为是有效数据。然而,在处理所接收的信息之前,DISPrPultV3.2核心没有进行滤波以检查信号转换是否落入该范围内。

解决方案

DISPACK V3.2 Rev 2补丁,稍后包含一个AUX信道噪声滤波器。噪声滤波器已被添加到DePasPoT源和汇核。
对于7系列器件,建议升级到ViVADO工具中可用的最新核心版本。在V3.2内核之后更新的内核版本将将这个补丁内置到内核中。

如何获取和使用修补程序:
1)可以发现DISPACK V3.2 Rev2或更高版本(Xilinx解答53422).

2)一旦安装了补丁并重新生成DePasPoT内核,您将发现一个新寄存器,如下所示:

图片[1]-Auxx通道上的噪声导致核心AUX状态机挂起-Xilinx-AMD社区-FPGA CPLD-ChipDebug
扩展上述寄存器以指定噪声滤波器宽度。比特[15:8](CFGRXRXAUXIONSIGALALL WIDHTHORDER)用于指定噪声滤波器宽度。允许值为:16, 24, 32,40和48。对于任何其他值,默认行为被保持(即,AUX数据应该是稳定的8个AXI时钟周期)。

例子:
如果AXI时钟FRQ=60 MHz,所需的AUX时钟为1 MHz,则AuxoCyLoxBuffer-Valor值应该为60,对于这种情况:

如果将KCFGyRxAxOxthSigulalWiththAdter设置为24,那么UI=0.4
如果将KCFGyRxAxOxthSigulalWiththAdter设置为32,那么UI=0.53

用户可以基于AXI时钟频率和所需的单位间隔来设置这些值。

修订历史:
4/3/2013 -首次发布

请登录后发表评论

    没有回复内容