LogICOR XAUI V11O-VIVADO -ARTIX-7-20G DXAUI -边缘时间见-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogICOR XAUI V11O-VIVADO -ARTIX-7-20G DXAUI -边缘时间见

描述

当使用配置为20G DXAUI的V1.1 0 XAUI核心时,在定位ARTIX-7器件时已经看到了边缘定时。

解决方案

当看到小的定时故障时,改变ViVADO综合和实现工具选项已经被发现导致传递时机。

  • 在PrimeDebug下的实现设置中,将指令设置为ExpPotoPrimeStopt。
  • 在综合设置中,将控件StIOSopoptType更改为60。
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