LogICORIP IP极光8B10B V90.Verilog实例化从大写变为小写-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogICORIP IP极光8B10B V90.Verilog实例化从大写变为小写

描述

在ViVADO 2013.1工具中,如果你用Verilog实例化从AuroR8B10B IP的前一版本升级,工具将为每个端口发出一个错误消息。

[综合器84-88]命名端口连接’saaxixtxttDATA ‘不存在,例如“AuroaLa8B10BYV8Z3Y0”模块[AuroRaa8B10BYV8Z3O0EXDES。V:285 ]

解决方案

为了驱动Xilinx IPS之间的一致性,内核的Verilog版本中的信号名已被更改为使用所有小写。

因此,IP实例化中的信号名称现在是小写的。

例如,“SXAXIXTXYTDATA”信号现在是“VX0”中的“SyAxixTxStDATA”。

升级完成后,设计中的实例化将需要用小写中的信号名替换。

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修订历史:
4/22/2013 -最初的历史

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