描述
综合器设计是使用ViVADO综合来在HDL设计上运行综合的TCL命令。
TCL命令既通过TCL控制台在项目流程模式中使用，也在非项目流模式中使用。
在项目流模式下，RunCHyRun运行Asthi1，这在内部调用命令综合器设计。
TCL命令SETION属性可用于设置任何综合属性。
这个应答记录描述了各种可选的综合器设计综合开关选项。
解决方案
交换机描述：
-名称和名称；设计名称：gt；（可选）
该开关用于在综合完成后打开设计。
实例语法：综合器设计-名称综合器1（综合设计，名称综合后打开）
-部分和lt；XILIXXI器件&：（可选）
该开关用于指定目标Xilinx器件用于综合的设计。如果未指定该部分，则将使用分配给项目的默认部分（在创建项目时使用）。
示例语法：综合器设计-部分XC7K70TFBG67 6-2（KinTeX-7 Xilinx器件的目标是综合）
-约束集和文件集
它用于指定综合中使用的一组特定的XDC约束文件。当存在多个约束文件集或约束文件时，这是很有帮助的。VIVADO不支持UCF。此命令引用已创建的或已存在的文件集。
使用CuraTyFielSeET创建文件集。
示例语法：综合器设计-部分XC7K70TFBG67 6-2 – CysSCONSCULY1（约束文件集目标为CysIL1）
-顶部模块& GT；（可选）
它用于指定顶部模块名称。
语法：综合器设计- XC7K70TFBG67 6-2部分-顶部模块1
注：如果使用FIFNTopToad命令定义-Top-Popy选项，那么如果返回多个前景，请确保只提供一个顶部。
-包含查找目录＞：[可选]
这仅用于Verilog设计。它用于指定目录来搜索Verilog“包含文件”。
语法：综合器设计- XC7K70TFBG67 6-2部分-顶部模块1 -包含DRIs /路径/目录/目录
-通用<名称>＝<值>（可选）
此开关用于指定VHDL通用值或Verilog参数值。这里的名称指示参数或泛型的名称，并且值指示要分配的值。
如果要分配两个或多个泛型值，则使用泛型多次。语法如下：
语法：综合器设计-部分XC7K70TFBG67 6-2 -一般深度＝512 -一般宽度＝64
注：不要在名称之间使用空格，=（等于），值。
注：在为布尔或STDyLogic VHDL泛型类型指定二进制值时，必须使用Verilog位格式指定值，而不是标准VHDL格式：
0＝1’B0
01010000＝8’B01010000
– VeliLogg定义name＝<文本>（可选）
用于为“定义”和“IFDEF语句”提供值。若要指定两个或多个语句，请使用VuliLogg定义多次。
语法：综合器设计- VeliLoggEngestName = ValueValIOGOLL定义name＝值
注：不要在名称之间使用空格，=（等于），值
– FluntLoad等级<重建/完整/无（gt）：（可选）
正如名称所示，-FLUTNOTH层次结构决定了综合如何控制层次结构。有效值：
-
- 重建（默认值）：这将在综合完成后重建RTL设计的原始层次结构。
- 充分：扁平化的设计层次。
- 没有：这个值不会使设计的层次结构变平。这将保持设计的层次结构，也限制了由工具完成的优化设计。
语法：综合器设计-部分XC7K70TFBG67 6-2 -扁平化层次结构
– GATEDY ClClOXY转换& l/ON/ON/Auto＆G:；（可选）
此开关转换门控逻辑以利用触发器启用引脚可用时。默认情况下，该值关闭。
这将利用可用的触发器实现在设计中转换门控逻辑。这种优化可以消除逻辑，简化网表。
这也可以在使用OPTYDEISGN命令的综合网表上执行。
此选项还需要在HDL中指定GATEY-CLK属性。有效值为OFF、ON、AUTO。
-
- 关闭-禁止在综合期间时钟门控逻辑的转换，而不管在RTL设计中使用GATEAL时钟属性。
- 基于RTL设计中GATED时钟特性的ON转换时钟门控逻辑。
- 当工具检测到具有有效时钟约束的门时，自动执行门控时钟转换，而不管RTL中的GATEAL时钟属性。
语法：综合器设计- XC7K70TFBG67 6-2部分- GATED CYROKY转换
-指令和LT；默认/运行时间优化/区域优化低/区域优化高&（可选）
综合指令它使综合工具达到特定的设计目标。值是区分大小写的。有效值如下：
-
- 默认：正常综合运行
- RunTimeMult优化：这表明将执行较少的时间优化，并且不执行某些RTL优化。
- AreaOptimizedLow：
- AreaOptimizedHigh：
-RealthCySoal＆Lt；Auto/On/OFF & G:；
这个开关使综合工具共享算术运算符，如在不同信号之间的加法器或减法器，而不是创建新的运算符。
这可以在打开时获得更好的面积利用率。默认情况下，该值是自动的。
-控制大于1或等于；
该开关用于指定同步控制集优化的阈值以降低控制集的数量。
设置为这个值的数字指定控制集的扇出量在使用它作为控制集之前应该有多大。
例如，如果将控制权设置为10，则只将扇出到5个寄存器的同步重置将被移动到D输入逻辑，而不是使用寄存器的复位线。
但是，如果设置为4，则使用复位线。默认值：4
– RTL：[可选]
执行设计的详细说明并打开它。
语法：综合器设计——XC7K70TFBG67 6-2—RTL部分
– Bufg <值>（可选）
用于指定在综合期间使用的BUFG（全局时钟缓冲器）的最大数目。这包括RTL中实例化的BUFG。
该值应该是gt＝1。默认值为12。
句法：综合器设计-部分XC7K70TFBG67 6-2 -BUFG 3
FANUTULION LUT＆LT；值>（可选）
这个开关限制了在综合运行期间应用的最大净扇出量。
该值应该是gt＝1。默认值为10000。
此开关不影响控制信号（如SET、RESET、时钟使能）。相反，如果需要，使用RTL中的Max扇出属性复制这些信号。
句法：综合器设计——XC7K70TFBG67 6-2—FANUTUX极限2000
-模式<默认/Outux上下文：gt；（可选）
这指定了要在设计上运行的综合模式。
- 默认值：此选项用于正常综合。
- OUTIOFO上下文：此选项用于指定模块在层次结构设计中的使用。该模式关闭模块的I/O缓冲器插入，并将其标记为OOC，以便于其在HD流中的使用。
注：没有必要用这种模式指定NoIIOBUF（即Outoof上下文）。而不是O-NoIIOBUF，建议采用O-X上下文模式。
句法：XC7K70TFBG67 6-2的综合设计部分
– FSMX提取<off one热=”” 序贯=”” 约翰逊=”” 灰色=”” auto＆gt；（可选）<=”” p=””>
此选项用于标识运行综合时应用的状态机和编码类型。默认值为OFF。有效值：
-
- OnthHead：其原理是将一个代码位和一个触发器关联到每个状态。在操作期间的给定时钟周期中，断言状态变量的一个和唯一一个比特。在两个状态之间的转换过程中，只有两个比特切换。一个热态编码适合于大多数FPGA触发器，其中有大量触发器可用。这也是一个很好的选择，当试图优化速度或减少功耗。
- 顺序：顺序状态编码包括识别长路径并将连续的基数两个代码应用于这些路径上的状态。接下来，状态方程被最小化。
- Gray：灰色状态编码保证只有一个位在两个连续状态之间切换。对于没有分支的长路径的控制器来说是合适的。此外，这种编码技术将危害和故障最小化。在用T触发器实现状态寄存器时，可以得到非常好的结果。
- 约翰逊：像灰色状态编码一样，约翰逊状态编码显示了带有长路径的状态机的好处，没有分支。
- Auto:该工具试图为设计中的每个FSM选择最适合的编码算法。在同一设计中，对于不同的FSM，可以使用不同的编码风格。
注：在FVVADO综合中使用FSMX提取来禁用有限状态机提取。如果RTL中指定，这将重写FSMY编码属性。
– NoYLLC：[可选]
LUT组合基本上将LUT对与普通输入合并为单双输出LUT6S，以提高设计面积。用户可以使用-NoYLC禁用它。
句法：综合器设计——XC7K70TFBG67 6-2—NoYLC
– SigeGuangMin大小<整数>（可选）
用于指定要映射到SRL的寄存器链的最小长度。默认值为3。
语法：综合器设计- XC7K70TFBG67 6-2部分- SeGrigMin大小4
– Max BrAM<arg＆g:：[可选]< p=””>
用于指定在综合期间推断的块RAM的最大数目。指定的值将不会超过目标器件的可用块RAM限制。默认值：- 1。
注：0的值指导ViVADO综合，以不推断设计中的BrAMS，但不是推荐值。
– Max DSP <arg＆g:；< p=””>
用于指定在综合期间要推断的最大数量的DSP。指定的值不会超过目标器件的可用DSP限制。默认值：- 1。
注：0的值指示ViVADO综合不在设计中推断DSP，但不是推荐值。
-安静：[可选]
此开关安静地执行命令，不从命令返回消息。该命令还返回TCLYOK，而不管执行过程中遇到的任何错误。也就是说，只有在命令内发生的错误才会被捕获。
– KeePyAuthValueApple寄存器：[可选]
工作类似综合保持属性，以防止在优化过程中寄存器的合并。
-冗长：[可选]
这在综合过程中返回所有消息（即，每个消息）。这将覆盖任何消息限制，如果存在。
-RTLYSKIPIP-IP [可选]
当使用-RTL选项来详细说明RTL设计时，该选项会导致ViVADO设计套件跳过在设计中的外部上下文模块加载DCP文件，而加载一个存根文件来将OOC模块作为一个黑箱处理。这可以显著加快设计的精细化。
– RTLYSKIPIPH约束- [可选]
当用-RTL选项详细说明RTL设计时，此选项会导致ViVADO设计套件跳过将任何设计约束（XDC）加载到详细的设计中。
– CasCADEDSPDSP[自动树力] – [可选]
指定如何实现添加DSP块输出的加法器。有效值包括自动、树、力。默认设置为Auto.
[可选]指示可选开关。
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