尽管自动保持时间校正设置为“开”,为什么布局布线工具无法修复设计中的违规?-Lattice-莱迪斯社区-FPGA CPLD-ChipDebug

尽管自动保持时间校正设置为“开”,为什么布局布线工具无法修复设计中的违规?

如果设计中的违规次数多于设定限制(默认为250),则该工具将禁用保持时间校正。

automake.log文件生成类似于以下的警告:

警告 – 参数:将跳过保持时间优化过程,因为设计当前有500次保持时间违规,超出限制(默认值为250)。

  1. 要更改默认值,请阅读在线帮助。
  2. 可以将限制设置为高于设计保持时间违规的次数,以强制设计的保持时间校正如下:
  3. 在“钻石文件列表”视图中,双击目标策略。
  4. 将打开“策略”对话框。
  5. 在左侧窗格中,选择Place&
  6. 路线设计。

在右窗格中,双击“命令行选项”的“值”框。
。在“值”框中,使用以下语法输入parHoldLimit值:-exp parHoldLimit = value
。这将更改最大保持时间违规的默认值。
。单击“应用”以应用新值并关闭“策略”对话框。

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