AXI 1G/2.5G以太网-VIVADO 2018.1和更早的SGMII或1000 BASE-X在LVDS上-链路故障有时重置后-Xilinx-AMD社区-FPGA CPLD-ChipDebug

AXI 1G/2.5G以太网-VIVADO 2018.1和更早的SGMII或1000 BASE-X在LVDS上-链路故障有时重置后

描述

当在示例设计中用共享逻辑生成异步SGMII或1000 BASE-X在LVDS上时,存在与复位逻辑有关的问题,并且有时会导致链路故障。

解决方案

在示例设计文件中C.逻辑和应该改变为逻辑或在下面的代码。

原始版本:

赋值LoalalRealStase= TxSLogiCyrrtIt&&和RxLogLogic RSTItIn;

更新版本:

赋值LoalAlqReals= TxSLogiCyrrtIt*rxLogLogixRSTixIn;

没有共享逻辑的AXI以太网核心和示例设计不受影响。

1G/2.5G以太网PCS/PMA核心和实例设计也不受此问题的影响。

本期计划定于VIVADO 2018.2。

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