UltraScale/UltraScale+100G以太网IP -如果TX流程控制启用,设计错误,但禁用RX流程控制-Xilinx-AMD社区-FPGA CPLD-ChipDebug

UltraScale/UltraScale+100G以太网IP -如果TX流程控制启用,设计错误,但禁用RX流程控制

描述

100G以太网实例设计帧检查器将出错,如果100G以太网核心是通过启用TX流控制生成的,但RX流控制被禁用。

解决方案

这是一个示例性设计限制。

100G以太网实例设计框架生成器和检查器支持核心的配置,使RX和TX暂停/流程控制逻辑都能启用,或者同时具有RX和TX暂停/流控制逻辑。

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