ViVADO IP流-在非项目模式中综合块设计失败：[Syth-8439 ]模块未找到

描述

当我在项目模式中综合我的设计时，没有错误。

然而，如果在非项目模式中设计和综合IP重置输出产品，则综合失败，其错误与以下类似：

错误：[Syth-8439 ]模块的设计未找到[/PROJ/DESTOR1/IP/Deasi1VyTPG0/Syth/Deasi1VyTPG00.V: 184 ]

参数CX-SaxAXiCCTLL ADDRIGH宽度绑定到：32’SB000 000 000 000 000 000 000 000 000 000 000 000
参数cxsaxaxcTrl数据宽度绑定到：32’sb00 00 000 000 000 000 000 000 000 000 000 000 000
错误：[综合器8255]失败的综合模块“设计1 1VVTPGG0”[/PROJ/VIVADO/IP/Dejy1 1VVTPG00/Syth/Dejix1VVTPG00.V: 57 ]
错误：[综合器8255]综合模块“设计1”失败[/PROJ/Syth/’设计1，VHD：2488 ]
错误：[综合器8255]失败的综合模块“设计1”[/PROJ/HDL/RTL/]设计Syl 1TopTo.VHD：113

解决方案

这个问题是由于项目和非项目模式之间的差异以及如何处理基于HLS的IP。

GeaveTyTalk命令通常会负责创建综合所需的所有HDL文件。

然而，对于包含HLS IP核（上面例子中的VY-TPG）的设计，流程需要运行CixILIc命令，以便从生成期间传递的C代码生成所需HDL。

在项目模式下，CixiLyc命令自动运行，但在非项目模式下，用户需要在目标生成和综合之间插入它。

例如：

Read Tybd <bdstidengultcysposixposittomyon[getxfrase＆lt；bdyneno.g.b.g.t.b.gealtype目标-力] [="" getx文件<bdyno.＆g.b.]="" clulisec[getyipsdestor1vy-tpgg0]综合设计<="" pre="">
若要自动检测项目中的IP核是HLS IP，并在该IP核上运行COMPILIEC，则可以运行以下命令行：
FraceIpIn iNPROJ[ GETIIPS] {{if搜索[GETHORIZONKONNIORATION[GETHIPIPDES[GETHialPiDFF[GETYIPS$IPOIN PROJJ] ] ] CythiSycx源] gt；＝1 }{CluliSyc[GETYIPS$IPYIN PROJJ}]
如果您不确定项目中的IP核是基于HLS的，那么您也可以在所有IP上运行Cixelyc（FraceIpIn InProj[GETIIPS] {CopielyC[GETYIPS$IPYIN PROJJ}）。
如果命令在非HLS IP核上运行，则该命令将忽略IP核。
若要检测Xilinx安装中的哪个IP是HLS IP，请运行以下命令：
FraceIp[GETHiIPDEFS] {{{lStase[GETSHIVE No.No.Nosial[GETHIPIPDES$IP] ] CluliSysCySoals] >＝1 }{{$IP}}
例如：在VIVADO 2017.4中，将返回以下IP VLNV：
Xilinx.com：IP：VyGAMMALULT：1
Xilinx.com：IP：VYFrBufFiWr：2
Xilinx.com：IP：VYDEMSOAIC：1
Xilinx.com：IP：VYFrBuffRRD：2
Xilinx.com：IP：VYCOME：2
Xilinx.com：IP：VY-TPG：7