ViVADO——当我打开一个综合的网表时,显示的层次结构是基于当前的HDL,而不仅仅是网表的层次结构。-Xilinx-AMD社区-FPGA CPLD-ChipDebug

ViVADO——当我打开一个综合的网表时,显示的层次结构是基于当前的HDL,而不仅仅是网表的层次结构。

描述

我成功地综合了一个设计,然后打开了设计并看到了预期的层次结构。

但是,如果更改了我的RTL代码,使得原来的层次结构的一部分不再被使用(例如,创建语法错误或改变一个通用值),然后打开综合网表(没有重新综合),NETLIST层次结构视图显示HIER的那部分下的IP核。作为一个黑匣子的拱门。

这看起来不像是正确的行为。

  • 两次加载同一网表吗?γ
  • 为什么不显示完整的层次结构?

解决方案

这是预期的行为。

这里的根本问题是,当修改RTL代码时,找不到与实例化IP核或OOC模块相关联的模块(由于语法错误或其他原因)。

因此,IP被确定为“不参与”层次结构,并且是“自动禁用”。

因此,当综合网表打开时,IP的DCP不参与网表的拼接,并用黑箱指定。

一旦解决了语法错误(或者代码更改为恢复层次结构),网表就可以正确地进行拼接。

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