**致命：（VSIM -3696）Verilog源中的最小时间分辨率极限（1FS）小于选择为SystemC或VHDL单元的时间分辨率极限（1FS）

描述

当仿真包含GTEH4或GTYE4收发器的设计时，例如IEEE RS－FEC核示例设计，我遇到以下错误。

这只发生在仿真器语言被设置为VHDL时。

**致命：（VSIM -3696）Verilog源中的最小时间分辨率极限（1FS）小于设计中选择的SystemC或VHDL单元。使用VSIM -T选项指定期望的分辨率。

分辨率1FS是从哪里来的？如何解决错误？

解决方案

UltraScale+GTHE4或GTYE4收发器模型具有1FS分辨率集。

引入1FS解决方案的原因是支持“PCIE GE4独立参考时钟独立SSC时钟方案”。

支持扩频时钟意味着需要更高的精度。

若要修复错误，可以尝试下列方法之一：

• 更改顶级测试台文件中的时间刻度：“时间刻度1PS/1FS”。

• 使用“-T-1FS”命令行选项运行VSIM。

• 将目标仿真语言从VHDL转换为Verilog或混合。