RS编码器V8.0,V90.-IP不保持SyAxiSyInPosithTrayy断言,如果在采样数据之前采样单个控制值-Xilinx-AMD社区-FPGA CPLD-ChipDebug

RS编码器V8.0,V90.-IP不保持SyAxiSyInPosithTrayy断言,如果在采样数据之前采样单个控制值

描述

SyAxsixInput-Trad信号有时在保持高电平时被强制低。

这发生在一个单一的CTRL写入发生时,一个新的数据码字没有在SoxAxiSnPosithTuffor之前或同时写入。

解决方案

这是已知的问题与V8.0和V90的Reed-Solomon核。这个问题预计将固定在VIVADO 2017.3发布。

受影响的配置:

可变块长度=true,校验符号的可变数目=true(即任何配置有SXAXISJCTRL接口的配置)。

工作:

对于对应于特定控制字的数据,同时对SXAXISJCTRLL THEALID同时对该控制字断言SyAxISSUnPosithToFalm。

另外,在与第一控制字对应的任何数据输入之前,总是确保至少两个控制字已经被写入并存储在核心中。

请登录后发表评论

    没有回复内容