JESD204—2017.1 -UltraScale/UltraScale+IGBFDSGTGTE输出不稳定性-Xilinx-AMD社区-FPGA CPLD-ChipDebug

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JESD204—2017.1 -UltraScale/UltraScale+IGBFDSGTGTE输出不稳定性

等级-LV2-ChipDebug

6年前发布

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描述

当使用JESD204内核和PHY时钟配置时，使用RIFCK作为核心时钟，可以看到来自iBFDSJGTE的时钟输出不稳定性。

解决方案

馈送CIEEL CLK的iBFDS1/GTE不能保证在器件配置完成后直到250μs稳定。

出于这个原因，核心和任何由CIEEL CLK（例如，任何AXI4流逻辑）计时的器件在器件配置完成之后必须保持在250μs的重置状态。

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