LogICOR视频帧缓冲写入V2.0(Rev)。1)为什么视频帧写入有时会向AXI-MM接口发出写请求,即使没有数据可写入?-Xilinx-AMD社区-FPGA CPLD-ChipDebug

LogICOR视频帧缓冲写入V2.0(Rev)。1)为什么视频帧写入有时会向AXI-MM接口发出写请求,即使没有数据可写入?

描述

为什么在没有数据写入的情况下,视频帧写入有时会向AXI-MM接口发出写请求?

解决方案

这是一个已知的问题,适用于视频帧缓冲写入V2.0(Rev)。1)及早于ViVADO 2017.4和较早。

这已经解决了视频帧缓冲写入V2.0(Rev)。2)和后来在ViVADO 2018.1和以后。

为了解决这个问题,可以将AXI数据FIFO放在帧缓冲器的输出写入AXI MM接口上,并将写入FIFO深度设置为512,并将FIFO延迟写入ON。

还建议配置AXI互连以最大化性能。

在与IP打包的示例设计中可以看到这项工作的一个例子。

关于如何生成示例设计的信息可以在视频帧缓冲产品指南(PG27 8)中找到,视频帧缓冲器V2.0(Rev)。1)及早在ViVADO 2017.4和更早。

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