LogiCORIP IP SMPTE UHD-SDI V1.0（Rev）。3）2016.4 – UHD-SDI核心显示EDH TX路径上的定时误差

描述

我在EHD-TX路径上获得定时错误，用于在ViVADO 2016.4中的UHD-SDI核心V1.0 Rev 3的某些实现运行。

这只发生在特定的运行中，基于核心选择的逻辑路由路径。

对于所有的EDH路径已经有多路径路径约束（如下所示），但是现有的约束似乎不覆盖所有的路径。

下面是文件中的UHD-SDI核心中的时序约束：VSMPTETUUHDSDIORXTXXCORE XDC:

设置EDHCELL [ GETHOLL细胞- HIER -ReXEP -过滤器{iSub Prime＆AMP＆iSySturix}.*EDH.*]

从$EdHCELL 10设置SETHOLYYCREL路径

从$EDHCELL 9的SETH多路径路径

下面是定时误差之一。

列出的要求是3.3NS，这是来自TXOutCLK的。然而，TX EDH不需要被限制在3.3NS时钟上，因此可以被分配为多路径路径约束，类似于RX EDH路径约束。

名称路径201

松弛-0.044纳秒

源UHDSDILDEX/SDIIA4CHYRXTX/GENBLK1〔SDIY-RAPPIPRION/SDIYWRAPPER／UHDSRIXXTX/NST/TX/TXEDH/EDHYCRC/FFYCRCGRIEGRYG〕〔8〕/C（由TXOUTLCKKOUT计时的上升沿触发单元FDRE〔0〕{RISE@ 0.000 0NS FLAW1.66NS周期＝3.33 3NS}）

目的地UHDSDILDEMO/SDIIA4CHYRXTX/GANBLK1（0）SIDIWRAPPERION/SDIYWRAPPER/UHDSDSRXTX/NST/TX/TXEDH/EDHYTX/CHECKSUMYRG〔8〕/D（由TXOUTLCKYOUT计时的上升沿触发单元FDRE〔0〕{RISE@ 0.000 0NS FLAW1.66NS周期＝3.33 3NS}）

路径组TXOUTLKKOUT〔0〕

Path Type Setup（马克斯在慢速转角）

需求3.33 3NS（TxOutCkkOUT〔0〕RISE@ 3.33 3NS -TXOUTCL KOUT〔0〕RISESE-0.000 0NS）

数据路径延迟3.225NS（逻辑1.38 8NS（43.039%）路由1.837纳秒（56.961%））

逻辑电平10（CARRY8＝2 LUT2＝1 LUT5＝3 LUT6＝3 MUXF7＝1）

时钟路径歪斜-0.180NS

时钟不确定度0.035NS

时钟网络延迟（源）2.761NS（路由1.024NS，分布1.737毫微秒）

时钟Net Delay（目的地）2.404NS（路由0.935NS，分布1.469NS）

解决方案

这是VIVADO 2016.4中的UHD-SDI核心V1.0RV3中的一个问题，其中由核心生成的现有约束似乎不覆盖所有的TX EDH路径。

2016.4的补丁可以从（赛灵思解答68741）. 这个问题在2017.1版本中被修正了。